Имплементация разработок дизайн-центров в чип: текущая ситуация, перспективы. Никита Малышев,ЭРЕМЕКС

Добрый день. Тема моего доклада, Антон как раз рассказал про нее, давайте сейчас поговорим и, соответственно, все доклады наши они пересекаются между собой. Вот и по сути, мы сейчас поговорим о завершающем этапе, который поддерживается в нашей системе. Вот и посмотрим, как непосредственно можно применить уже сейчас наши разработки при проектировании не только своих чипов да, если вы занимаетесь микроэлектроникой, но и, например, для проектирования программируемых логических, интегральных схем ну, то есть сокращённое топлес, небольшой список конкретных чипов был приведён ранее моим коллегой Артёмом Варгановым.

  Полный цикл проектирования да мы с вами посмотрели про него рассказал Игорь Белютин. Сейчас мы с вами посмотрим, что же сейчас в системе да, именно конкретно, о чём мы будем говорить. То есть мы поговорим про бэкенд часть то, что происходит уже после того, как вы промоделировали ваш проект и хотите уже непосредственно создать ваш чип или там изконфигурировать его. То есть мы поговорим про этап, который объединяет на самом деле в FPGA, то есть это ПЛИС, your ASIC, то есть это СБИСа, проектируемые, это уровень синтеза, то есть уровень, когда вы ваш проект начинается уже имплементировать непосредственно внутренние представления чипа да, то есть здесь примерно представлено то, как это происходит.

 То есть это самый простой проект мигания светодиодом, не будем там приводить более простые примеры это простой наглядный такой сэмпл, который можно запустить и сделать непосредственно здесь уже приведён сразу net лист, во что именно имплементируют данное высокоуровневое описание на языке берелок в для чипов пил ПЛИС от Миландр плисом 3 версии. И соответственно это Intel версия max10 да чип. Поговорим про процесс управления данным инструментом. Да, то есть когда вы начинаете уже проектировать ваш чип, вы можете единственно как ограничить его работу, то это задать атрибуты синтеза.

  То есть у нас поддерживаются инструменты по работе с атрибутами синтеза. Соответственно, на примере можно посмотреть, как это работает уже на высокоуровневой части, когда вы указываете, что определённые компоненты вашего должны синтезироваться по определённым правилам, то здесь сам представлен самый наглядный пример это блэк бокс. Мы, соответственно также кроме этого предоставлена возможность импорта проекта в формате либерти.

 Вот, соответственно, здесь происходит на этапе импорта либерти определение составляющих частей чипа. Вот то есть именно тех ячеек, в которые это разбивается вот и непосредственно поведенческий синтез, то есть самый наглядный пример это синтез сумматора. Здесь видно то, что каждый полусумматор, как с собой связан на этапе поведенческого синтеза, уже на этапе логического синтеза происходит непосредственно приментация этого решения в логику и затем происходит определение всех map.

  Здесь небольшая техническая информация о том, то, что сейчас мы занимаемся частью по оптимизации ресурсов чипа, то есть на уровне логики. Здесь примерно представлено, как развивались инструменты по синтезу в мире. Вот сейчас мы занимаемся непосредственно частью оптимизации на уровне sop, то есть это some of product и непосредственно aig это уровень а- инвертированного и- инвертированного графа. То есть эти инструменты точнее, алгоритмы предполагают использование в нашей системе.

   Про синтез мой коллега Артём Варганов рассказал то, что вы можете как раз проделать полный цикл проектирования с использованием, в частности, да, отечественного чипа. Кроме того, списка, который был представлен западных вендоров, то есть отечественных чипов. И, соответственно, планы наши по развитию дальнейшему. То есть сейчас мы говорим про то, что мы занимаемся уровнем технологического маппинга, то есть можно, конечно, использовать тех лип вашей разработки, и это будет сбис случай, если используется на какое то, либо конкретное fpj.
 Мы в бюджете мы сейчас под fpj atletis сделаем нашу имплементацию. Поддержка алгоритмов для оптимизации мы про это говорили в предыдущем слайде. Да, то есть это 2 вида алгоритмов и также конструкция поддержка не только verilog, но и system verilog, т.е system verilog предполагает также использование универсальных методов верификации, то есть uvm при проектировании можете их использовать и, в частности, и для синтеза, и при проектировании верификации проекта до создания чипа и, соответственно, экспорт в популярные форматы эти edif и vqm.
 Про статический временной анализ это, конечно, все опирается в либерти. Вот и соответственно, коллеги да еще раз напомню про наши координаты. Там мы выпускаем нашу систему, вы можете скачать её бесплатно, проверить, протестировать, дать обратную связь, 60 дней бесплатно. Дальше уже по обсуждению. То есть если вы готовы стать нашим бета тестером, я думаю, что мы сможем с вами договориться, все контакты и так далее, они по этим qr кодам. Спасибо большое.